目次

概要

中程度の入力電流で使用する中高速デジタル信号伝送に適したフォトカプラを提供する。 本発明のトランジスタ出力型のフォトカプラの出力回路の一実施形態は、フォトカプラにおける受光素子であり発光素子の発する光をベースまたはゲートで受光する出力トランジスタのコレクタまたはドレインに直列に、エンハンスメント・モードの電界効果トランジスタがゲート接地型で挿入され、電界効果トランジスタのゲートにゲートバイアス電圧を印加するゲートバイアス電圧印加手段を備えることを特徴とする。

背景技術

　フォトカプラは、内部で電気信号を光に変換し再び電気信号へ戻すことによって、電気的に絶縁しながら信号を伝達する素子である。 フォトカプラは産業用機器や、組み込み機器のマイクロコントローラ等の電気的絶縁を要する箇所で多数用いられる。 市販のフォトカプラは、フォトトランジスタを使用した安価で伝送レートが数ｋｂｐｓ程度までの汎用フォトカプラと、 フォトダイオードとＩＣを使用した伝送レートが１Ｍｂｐｓを超える高速フォトカプラに二極化している。 近年、これらの動作速度の間を埋める数１０〜１００ｋｂｐｓの伝送レートに対応し、低電圧・低消費電流で動作するフォトカプラが求められている。

　このような要請に対し、消費電力の増大や回路構成の複雑化を抑制しつつフォトカプラを高速化する技術として、 本発明者等はこれまでに、フォトカプラにおける出力トランジスタのコレクタに直列に、 ディプリーション・モードの接合型電界効果トランジスタ（以下、単にＪＦＥＴと呼ぶ）がゲート接地型で挿入された 低電圧スイッチ・カスコード構成（Low-voltage Switch Cascode；以下、ＬＳＣ構成という）の出力回路を設けることを提案した（特許文献１を参照）。

特許文献１：特許６３１０１３９号

解決しようとする課題

　このＪＦＥＴを使ったＬＳＣ構成の回路では低電圧でスイッチ動作させるためにカットオフ電圧が−０．２〜−０．５Ｖ程度の、 アナログスイッチ用のＪＦＥＴを使用しているが、そういったＪＦＥＴの伝達コンダクタンスＧｍは十分に大きくはなく、 例えば６０ｍＳ程度である。また、オンのときに流せるドレイン電流Ｉｄも十分には大きくない。

　フォトカプラのフォトトランジスタがオンのときの出力飽和電圧（標準）を２００ｍＶ （Ｉｃ＝２００μＡ） とすると、すなわちＪＦＥＴのゲート・ソース間電圧Ｖｇｓ＝− ２００ｍＶとなる。このとき、オン時の出力の低レベル電圧をロジックＩＣ等の低レベル 入力電圧ＶＩＬに対して十分低い電圧、例えばＴＴＬの低レベル出力電圧相当の４００ｍ Ｖ以下にするためにはＪＦＥＴのドレインソース間電圧Ｖｄｓが２００ｍＶ以下である必 要がある。この条件を満たすために許容できるオン時のドレイン電流Ｉｄ＿ｏｎは例えば １ｍＡ以下である。

　ＪＦＥＴのドレイン電流Ｉｄ＿ｏｎの上限は、ロジックレベルを確保するために必要な プルアップ抵抗の抵抗値を規定する。上記の例ではドレイン電流Ｉｄ＿ｏｎは１ｍＡ以下 に制限されるため、例えば電源電圧が３．３Ｖである場合には、プルアップ抵抗としては ３．３Ｖ／１ｍＡ＝３．３ｋΩ以上の値のものを使用する必要があった。

　このやや高めのプルアップ抵抗の値は、低消費電流用で９６００ｂｐｓといった比較的 低い伝送速度の場合には問題にはならないが、消費電流を幾分増やして高速化を図ろうと した場合には高速化の妨げとなっていた。

　また、ＪＦＥＴのピンチオフ電圧は１００℃といった高温では大きく負側にずれるため、 ＪＦＥＴがフォトトランジスタのコレクタを切り離すためのスイッチとしての動作が始まるコレクタ電圧が上昇する。 これに伴い、出力がオフになる時間が長くなり、パルス伝送のパルス幅歪が増大するという問題もあった。

　またフォトトランジスタのコレクタをプルアップ抵抗を介して電源に接続する従来の構 成において、プルアップ抵抗の値を小さくしてフォトカプラの高速化を図った場合には、 動作電流の大きさと発熱に起因し、フォトカプラの電流変換比ＣＴＲの低下、出力フォト トランジスタを飽和領域で使用する場合のＣＴＲの低下、経年変化によるＣＴＲの低下の 加速による信頼性の低下や故障率の増加といった問題があった。

　上記の問題に鑑み、本発明の目的は、中程度の入力電流で使用する中高速デジタル信号 伝送に適したフォトカプラを提供することである。

課題を解決するための手段

　上記の課題を解決すべく、本発明に係るトランジスタ出力型のフォトカプラの出力回路 の一実施形態は、フォトカプラにおける受光素子であり発光素子の発する光をベースまた はゲートで受光する出力トランジスタのコレクタまたはドレインに直列に、エンハンスメ ント・モードの電界効果トランジスタがゲート接地型で挿入され、電界効果トランジスタ のゲートにゲートバイアス電圧を印加するゲートバイアス電圧印加手段を備えることを特 徴とする。

　本発明では、ゲートバイアス電圧印加手段は、使用温度に応じて電界効果トランジスタ の動作点を適切に維持するようゲートバイアス電圧を自動調整する温度補償機能を備える とよい。

　本発明では、ゲートバイアス電圧印加手段が、受動的手段である感温抵抗またはサーミ スタ、および能動的手段である温度センサとＤ／Ａ変換器との組み合わせのいずれかとす るとよい。

　本発明では、出力トランジスタのコレクタまたはドレイン、および当該出力トランジス タのコレクタまたはドレインに接続された電界効果トランジスタのソースに対して、電界 効果トランジスタがオフとなるバイアス電圧に接続するための素子をさらに加えるとよい。

　本発明のフォトカプラは、上記いずれかの構成の出力回路を備えるとよい。

発明の効果

　本発明によれば、簡易な構成で、安価なフォトトランジスタによる汎用フォトカプラを 、動作速度を損なうことなく中程度の動作電流領で使用できる、高信頼、低故障率なフォ トカプラあるいはフォトカプラ回路を提供することができる。

発明を実施するための形態

　詳細は文献２（特願2021-205832）参照

汎用フォトカプラの基本的使用法　— 単純プルアップ

　フォトカプラでは動作電流と伝送レートはトレードオフの関係にあり、単純プルアップでは低消費電流と高速動作は両立できない。 単純プルアップのフォトカプラ出力回路では、フォトトランジスタのベース・コレクタ間容量によるミラー容量とプルアップ抵抗との時定数により、フォトトランジスタは高速にオフになることができない。 単純プルアップに速度を求めるとプルアップ抵抗を小さくすることが必要、即ち動作電流を増大せざるを得ず、推定寿命あるいは信頼性の大きな低下につながる。

　単純プルアップでの実例を下に示す。 TLP293 は汎用フォトカプラの一例として使用したもので、東芝のフォトトランジスタ出力型の汎用フォトカプラである。これは低入力電流を特徴としている。

fig.2 単純プルアップでの過渡応答特性例	fig.3 フォトカプラの単純プルアップの回路例 (RL = 4.7kΩ)
	Vdd = 3.3 V, IF = 2.8 mA, (Ic = 2.3 mA), 19.2 kbps tf = 3.12 us, tr = 16.5 us, td = 16.5 us

RL = 1.32 kΩの単純プルアップでは 19.2 kbps での伝送が可能になっている。

フォトカプラの高速化 — NMOS-LSC (低遮断電圧スイッチ・カスコード)

　フォトトランジスタがオンからオフに 切り替わり始めると（すなわち、フォトトランジスタのコレクタ電位が上昇し始める と）、アナログスイッチとして機能するＭＯＳＦＥＴがオフ状態となり、フォトトラ ンジスタのコレクタは後段の回路から切り離される。これにより、フォトトランジス タのベース・コレクタ間容量が出力端子から切り離されるので、出力端子の電位が高 速に立ち上がることができる。

　詳細は文献２（特願2021-205832）参照

fig.4 NMOS-LSC の過渡応答特性例	fig.5 NMOS-LSC の回路例
	Vdd = 3.3 V, IF = 2.8 mA, 57.6 kbps, (Ic ≃ 1.4 mA) tf = 1.616 us, tr = 9.904 us, td = 8.744 us

I_F = 2.8 mA の NMOS-LSC では57.6 kbps での伝送が可能になっている。
これは同じ動作電流での単純プルアップに比べて約３倍高速である。

フォトカプラの高速化 — ＮＭＯＳーＢＳＣ（バイアスド・スイッチ・カスコード）

　詳細は文献２（特願2021-205832）参照

fig.6 ＮＭＯＳ−ＢＳＣの過渡応答特性例	fig.7 ＮＭＯＳ−ＢＳＣの回路例
	Vdd = 3.3V, IF = 2.8 mA, 115.2 kbps, (Ic ≃ 2.3 mA) tf = 1.512 us, tr = 1.944 us, td = 2.936 us

I_F = 2.8 mA の NMOS-BSC では 115.2 kbps での伝送が可能になっている。
これは同じ動作電流での単純プルアップに比べて約６倍高速である。
ＮＭＯＳ−ＬＳＣに比べて立ち上がり遅延時間が改善されている。

フォトカプラの高速化 — ＮＭＯＳーＣＢＳＣ（クランプ付きバイアスド・スイッチ・カスコード）

　詳細は文献２（特願2021-205832）参照

fig.8 ＮＭＯＳ−ＣＢＳＣの過渡応答特性例	fig.9 ＮＭＯＳ−ＣＢＳＣの回路例
	Vdd = 3.3V, IF = 2.8 mA, 115.2 kbps, (Ic ≃ 2.3 mA) tf = 1.512 us, tr = 1.944 us, td = 2.936 us

I_F = 2.8 mA の NMOS-CBSC では 115.2 kbps での伝送が可能になっている。
これは同じ動作電流での単純プルアップに比べて約６倍高速である。
ＮＭＯＳ−ＢＳＣに比べて立ち下がり遅延時間の変動が改善されている。

フォトカプラの高速化と温度補償 — NMOS-BSC/TC, NMOS-ZBSC/TC , NMOS-CBSC/TC シミュレーション

まとめ

　上に述べた、NMOS-LSC 及び NMOS-BSC の測定例、並びに NMOS-BSC/TC, NMOS-ZBSC/TC 及び NMOS-CBSC/TC のシミュレーションにより、 簡易な構成で安価なフォトトランジスタによる汎用フォトカプラの動作速度を、消費電流を定格電流の１／４程度に抑制しつつ、数 倍に向上することができることが示された。

補足

　汎用フォトカプラを使ったデジタル伝送ではフォトカプラのフォトトランジスタは一般的に飽和領域で使用される。 本発明においてフォトカプラのフォトトランジスタに直列に接続される FET は低電圧動作のアナログスイッチとして動作し、 過渡域ではカスコード的に動作する。 fig.7, fig.9 中の R6 はフォトトランジスタあるいは FET の On→Off の高速化のためのプルアップである。 fig.9 中の D1, D2 はクランプダイオードでフォトトランジスタのコレクタ容量がチャージされ過ぎるのを防いで FET 出力の立ち下がり遅延時間 t_pd(H→L) の変動を低減する。

　フォトカプラの CTR (電流伝達比) の低下は GaAs LED のエミッションの低下が原因で、東芝の資料^[5]によると Ta = 60℃ での0.1 % 故障率の推定寿命が 15 kh @ I_F = 40 mA, 300 kh @ I_F = 10 mA で、I_F が 1/4 で寿命が 20倍になる感じである。 だので、I_F = 2.5 mA 辺りで同等以上の速度で使えると、CTR の低下を気にせず (推定寿命 = 6 Mh ≃ 680年) に使うことが出来る。

GaAS LED の推定寿命[5]	低入力電流フォトカプラの CTR 特性例[6]

　低減された I_F = 2.5 mA 辺りというのが、汎用フォトカプラ (e.g. TLP291, TLP293) の飽和動作時の CTR が最大になる辺りで、CTR 的により一層有利になる。 速度的にもその辺りの動作電流での伝送レートが単純プルアップの 19.2 kbps に対して、本発明では 115.2 kbps まで行けるのが嬉しい。

　本発明は元々、高温動作で熱的に厳しかったり、電力的にも厳しい組み込み用での利用を想定している。

重要な注意点

• 本ページで示した回路方式・測定データ等は、特許及び著作権により保護されている。
• 回路例や特性例は、検証のための実験の一例であり完全な動作や性能を保証するものではない。
• ＦＥＴスイッチのカットオフ電圧や伝達コンダクタンスやオン抵抗は温度や使用電圧で変化するため使用条件については十分な検討が必要である。
  

関連項目

1. 特許公報, 特願2021-205832 — フォトカプラの出力回路及びフォトカプラ

参考文献