電子回路設計技術者育成講座 (1)
F0114A - 音で判る導通チェッカ
回路・設計詳説
有限会社ファインチューン　細田　隆之

完成品及び製作キットの提供の終了にともない解説記事を公開しました (Aug. 30, 2024)
記事内容の無断転載および文書での許諾無しの商用利用はお断りします。

概要

　F0114A はデジタルマルチメーターよりも直感的な、音で判るインサーキット導通チェッカです。 元々は実用を兼ねてフレッシャーズ向けのはんだ付けの練習と電子回路の初歩として設計したものです。 一見簡単に見える回路でも、「アナログ回路設計には幅広い知識と応用と実践が必要」という例になっていて、 電子回路設計に携わるエンジニアの育成用教材となるように考慮してあります。

特徴

• 音程で、約 100 Ω 〜 10 MΩ の違いがわかります
• 音程の下がる時間で 1 μF 〜 100 μF のキャパシタの違いがわかります
• 導通に対して即座に音が出るため多ピン中の違いも素早く判別できます
• Si 接合ダイオードの順方向ではほとんど電流が流れないため実装回路中で使用可能です
• SiSB ダイオードの順方向では部品により流れる電流が異なるため音で違いがわかります
• 導電スポンジの導電性などの確認もできます
• 低測定電流 5 μA 以下（R_DUT ≤ 10 Ω, 常温）で被測定回路に悪影響を与えにくいです
• 低測定電圧 300 mV 以下（R_DUT ≤ 10 MΩ, 常温) で被測定回路に悪影響を与えにくいです
• 高信頼、低消費電流で電源スイッチなしで長期間に渡って即座に使用できます

注意

■ 電池は＋−を逆に入れない
■ 端子間に 5 V を超える電圧を加えない
🚫 守らないと破裂、発火、故障の原因となります。

はじめに

　回路・設計詳説では理工系のフレッシャーズ向きの解説を行っています。 コラムでは回路設計に携わるエンジニアの実務寄りの解説を行っています。 回路解説中の回路は LTSPICE 等でシミュレートできるようになっているため、 発展的にアナログ回路シミュレータの使い方を学ぶことができます。 併せて、シミュレーションと本書に付属の実際の回路を測定した場合との違いを考察などで、 実験や測定、あるいはモデリングのセンスを磨いていくことも可能です。

回路・設計詳説

目次

1. 略号
2. 回路図
3. あらまし
4. 抵抗–電流変換
   カレントミラー
5. 電流制御発振器 (ICO)
   シュミット・トリガ
   ・ヒステリシス
6. 電流積分
   ・積分キャパシタ
   ・充電時
   ・放電時
   ・発振周波数
7. 抵抗以外の DUT
   ・DUT が短絡の場合
   ・DUT がキャパシタの場合
   ・DUT がダイオードの場合
   ・DUT が電圧源の場合
   ・DUT が開放の場合
8. 入力保護
   保護素子
9. 圧電サウンダ駆動回路
   出力バッファ
   出力保護抵抗
   直流阻止キャパシタ
10. LED駆動回路
11. 電源（電池）
    消費電流
    電源供給
    ・保護
    ・デカップリング
    ・電源用大容量 MLCC
    電池寿命
12. プリント回路基板
13. 仕様
14. 演習問題
15. Appendix 1 部品の特性と定格（抜粋）
16. Appendix 2 数学公式と変換表（抜粋）

コラム

• コラム：ワイドラー型電流源
• コラム：Ebers–Moll モデルとサーマルボルテージと物理定数
• コラム：ランベルトのオメガ関数 (Lambert W function)
• コラム：常温と温度範囲
• コラム：ヒステリシスとシュミットトリガ
• コラム：積分キャパシタと誘電吸収
• コラム：電子工学で使われる記号
• コラム：HCMOS の入力漏れ電流
• コラム：コンデンサとキャパシタ
• コラム：有極性キャパシタの許容逆電圧
• コラム：ラッチアップ
• コラム：ESD (Electric Static Discharge, 静電気の放電)
• コラム：スパークギャップ
• コラム：圧電サウンダ (piezoelectric sounder)
• コラム：MLCC の温度と電圧特性及びエージング
• コラム：機能絶縁

1. 略号

BJT : Bipolar Junction Transistor, バイポーラ接合トランジスタ

CMOS : Complementary Metal-Oxide-Semiconductor (Field-Effect Transistor)

DUT : Device Under Test, テストされるデバイス

FET : Field-Effect Transistor, 電界効果トランジスタ

HCMOS : "high-speed" CMOS, 高速 CMOS

h_FE : エミッタ接地直流電流増幅率

JFET : (Silicon) Junction Field-Effect Transistor, 接合型電界効果トランジスタ

MOSFET : Metal-Oxide-Semiconductor Field-Effect Transistor, 金属-酸化物-半導体 電界効果トランジスタ

MLCC : Multi-Layer Ceramic Capacitor, 積層セラミックキャパシタ

SiSBD : Silicon Schottky Barrier Diode, シリコンショットキーバリアダイオード

2. 回路図

fig.1 [回路図]

3. あらまし

　DUT（Device Under Test, 被検体）は、fig.1 中 T+, T- 間に接続されてテストされます。 R1 で決められている電流が Q1 と DUT によるワイドラー型電流源 (Widlar current source) 回路により、 DUT のコンダクタンスに合わせて Q1 のコレクタ電流に変換されます。 Q1 のコレクタ電流は C1 により積分され CI 点の電圧となります。 CI 点の電圧が U1A の上昇入力閾電圧 V_T- を下回ると U1A の出力が High レベルになり、 C1 は Q2, R4 により放電されます。 CI 点の電圧が U1A の下降入力閾電圧 V_T+ を超えると U1A の出力が Low レベルになり C1 の放電は停止します。 この繰り返しにより、DUT のコンダクタンスに応じた周波数で U1A は発振します。 U1A の出力は U1F による反転出力と合わせて、差動信号 {NL, NH} となります。 D2 は U1A が発振動作をしているときに点灯する LED インジケータです。 差動信号は出力バッファ U1E, U1D, U1B, U1C と R5, R6, R7, R8 を経て差動出力信号となり、 C4 で直流分を阻止した上で圧電サウンダ PZ1 を駆動します。

　fig.2 の Q1, Q2, R1 に Re が接続されたところはワイドラー型電流源回路を構成します。 その参照電流、Q2 の I_e2 と V_be2 は電圧源 V1 とR1 で決まります。 Q1, Q2 に使われている PMP4201Y の V_be の特性はそのデータシートより fig.3 のようになっています。

fig.3 [ベース‐エミッタ電圧]

　I_c < 1mA の小電流領域では、 トランジスタ内の等価直列抵抗の影響が減って V_be がリニアログ (linear-log) で直線になって I_c が少ない方向への外挿 (extrapolation) が可能です。 fig.3 を元に外挿してR1 : 680 kΩ を負荷線とした交点を求め、Q2 の動作点とします (fig.4) 。 動作点での V_be2 ≈ 0.49 V, I_c2 ≈ 3.7 μA となっています。 fig.2 の回路では R1 には Q1 のベース電流 I_b1 = I_c1 / h_FE1 も流れますので動作点は僅かに変動します。

fig.4 [Q2 の動作点]

また、同じく PMP4201Y のデータシートの h_FE 特性 fig.5 によると I_c が 10 μA 程度の小電流域でも h_FE が常温で 250 前後はあると考えられるので、 I_e2 = I_c2 (1 + 1 / h_FE2) ≈ 1.004 × I_c2 程度となります。

fig.5 [h_FE (エミッタ接地電流増幅率) 特性]

PMP4201V (NXP) のデータシートより転載

　バイポーラトランジスタの Ebers‐Moll モデルの近似式 によれば、 Q1, Q2 のエミッタ電流 I_e1, I_e2 は、

  … (1)

  … (2)

I_es1 : Q1 のエミッタ飽和電流

I_es2 : Q2 のエミッタ飽和電流

V_be1 : Q1 のベース‐エミッタ間電圧

V_be2 : Q2 のベース‐エミッタ間電圧

q : 素電荷 : 1.602176634 × 10^-19 C

k : ボルツマン定数 : 1.380649×10^-23 J K^-1

T : 絶対温度

と表されます。V_T はサーマルボルテージ (thermal voltage) と呼ばれ、300 K 辺りで約 26 mV です (fig.7)。

(1) 式を変形し、

  … (3)

(3) 式の左右を入れ替えて、両辺の対数を取ると、

  … (4)

となります。ここで、Q1, Q2 がマッチドペアであることから I_es1 = I_es2 = I_es として両辺の差をとると、

  … (5)

と表されます。

エミッタ電流 I_e1, I_e2 の使用範囲が 1×10^-9 A < {I_e1, I_e2} < 1×10^-3 A 程度として、 小信号マッチドペアトランジスタ（e.g. PMP4201）のエミッタ飽和電流は 2×10^-14 A 程度であるので、 {I_e2, I_e1} ≫ I_es として I_es を無視すると、

  … (6)

V_be2 - V_be1 = I_e1 R_e なので、

  … (7)

I_e1 は、W₀ をランベルトのオメガ関数 (Lambert W function) の主枝として、

  … (8)

となります。W₀ (0) = 0, W₀′ (0) = 1 なので、 R_e → 0 のとき I_e1 → I_e2 になります。

V_T は温度の関数なので、Q1, Q2 のジャンクション温度 T_j が 0°C と 50°C のときについて I_e1 – R_e 特性を fig.6 に示します。

fig.6 [I_e1 – R_e 特性]

tbl.2 [R_e – I_c1 代表値]

(T_j = 25 °C, I_e2 = 3.68 μA, h_FE = 250)

Re [Ω]	Ic1 [nA]
1	3665
10	3660
100	3614
1k	3231
10k	1808
100k	506.5
1M	93.80
10M	14.21
100M	1.932

　ところで fig.2 において、Q1 のエミッタ電位 V_e 即ち 式 (6) における V_be1 - V_be2 は、 式 (6) よりエミッタ電流の比が 2 のときに、 V_e = V_T ln(2) になります。 これはエミッタの電位差が V_T ln(2) 増える毎にエミッタ電流比が 2 倍になるとも言えます。 V_T ln(2) は 300 K 辺りでは約 18 mV になります (fig.7)。

fig.7 [サーマルボルテージ]

fig.6 及び tbl.2 を見ると、 R_e ≤ 10 Ω のときと R_e = 10 kΩ のときで I_e1 が約 2 倍異なっているのがわかります。 I_e1 は後段の発振回路で周波数に変換されますが、 実はこの導通チェッカは常温で、 R_e すなわち DUT がおよそ 10 kΩ の場合に DUT が 10 Ω 以下の場合に比べて音程が約 1 オクターブ 低くなるように なっています。 つまり、 R_e I_c1 ≈ 10 kΩ × 1.808 μA ≈ 18 mV となるように、 Q2 の動作点を定めているのでした (fig.4)。

5. 電流制御発振器 (Current controlled oscillator : ICO)

　fig.8 は この導通チェッカで使っている電流制御発振器（以下 ICO と略す）とその周辺のシミュレーション用回路図です。 この ICO は電流積分キャパシタ C1 の充放電を ヒステリシス電圧比較器（hysteresis voltage comparator) として使われている シュミット・トリガ (Schmitt trigger) 入力の CMOS インバータ U1:HC14 で切り替えることによって弛張発振回路を形成しています。 HC14 は電源電圧が 2〜6 V で動作する HCMOS ("high-speed" CMOS) ロジック 74HC シリーズの IC 74HC14 の SPICE モデルです。

fig.8 [電流制御発振器シミュレーション回路]

　fig.9 は U1:HC14 (NXP Semiconductor, 74HC14) のシュミット・トリガ入力部の SPICE モデルを元にした シュミット・トリガ入力回路です。 図中の M1, M5 は保護ダイオードで、過大入力を電源にバイパスする役目があります。 R1 はポリシリコンを用いた抵抗で、過大入力時に M1, M5 に流れる電流を制限します。 HCMOS ロジックの Si ゲートプロセスは微細なパターンで構成されているため、 入力端子から入るサージ (surge, 瞬間的な過大入力) からゲートを保護する入力保護回路が必要となります。

fig.9 [シュミット・トリガ入力]

　出力 V_o の電圧が V_dd に近い High レベルの間は、 M8 が導通状態でコンダクタンスが大きくなっているため M7のソース電位 V_n が上がり、 すなわち入力 V_g 箇所の 閾値電圧 (threshold voltage) が高くなっています。 このときの閾値を positive-going threshold あるいは単に positive threshold と呼び V_T+ あるいは V_P と表記します。 このときの M4 はカットオフ状態でコンダクタンスが小さくなっています。 V_g の電圧が上昇して V_T+ を超えると V_o が反転して V_ss に近い Lowレベルになり、 今度は M8 がカットオフ状態になり、M4 が導通状態となって、閾値が低くなっています。 このときの閾値を negative-going threshold あるいは単に negative threshold と呼び V_T- あるいは V_N と表記します。 fig.9 の回路に三角波を入力したときのシミュレーションの各部の電圧波形を fig.10 に示します。

fig.10 [シュミット・トリガ動作波形]

　この動作の様子を横軸に入力電圧 Vin、縦軸に出力電圧 Vo をとってプロットした図を fig.11 に示します。 入力の閾値が過去の出力状態によって変わることから磁性体のヒステリシス (hysteresis) に倣って ヒステリシスと呼び、この入出力特性をもつ回路をシュミット・トリガ (Schmitt trigger) と呼びます。 このプロットをヒステリシス曲線と呼びます。fig.1 の U1A や fig.8 中の U1 のシンボルのように、 シュミット・トリガはバッファやインバータのシンボルの中に埋め込まれたヒステリシス曲線で示されています。 前述の V_T+ - V_T- をヒステリシス電圧と呼び V_H と表記します。

fig.11 [ヒステリシス特性]

　74HC14 のような CMOS ロジック IC のヒステリシスの閾値電圧 V_T+, V_T- は電圧や温度依存性を持ちます。 また実際の素子ではメーカの違いのみならずロットやプロセスのばらつきによっても変化しますので、電圧比較器のような精度はありません。 CMOS ロジック IC のシュミット・トリガは低速なランプ (ramp) 信号を２値のデジタル信号に変換するのが主目的ですが、適度に安定で適度な幅の ヒステリシス電圧と、その極めて小さな入力バイアス電流は、今回のような低電流ハイインピーダンスの ICO を構成するのに適しています。 fig.9 の電源電圧 Vdd = 3.0 V でのシミュレーションでは常温で、 V_T+ ≈ 1.61 V, V_T- ≈ 1.09 V, V_T+ - V_T- ≈ 520 mV となっています。

6. 電流積分

積分キャパシタ

　微小電流の積分のために使われるキャパシタには、漏れ電流が極めて少なくて誘電吸収が少ないものが必要です。 10 nF 程度までの積分用キャパシタには低誘電率系 (TiO₂系等, EIA Class I C0G 特性) のセラミックキャパシタを用います。低誘電率系セラミックキャパシタの絶縁抵抗は 500 ΩF 以上か 10 TΩ のオーダーであって、誘電吸収も少ないため積分キャパシタに適しています。

　fig.1 中 C1 に使用している 1.2 nF, 50V, C0G 特性のキャパシタは、絶縁抵抗が 10 TΩ以上で誘電吸収がほとんど無くエージングによる容量の減少もありません。 C1 を実装している PCB は FR4 ガラスエポキシ基板で、 その吸湿時の表面抵抗 (JIS C 6481, C-96/40/90) は 100 TΩ 程度ですので、 C1 の絶縁抵抗は C1 周囲の表面抵抗と同程度に十分高い絶縁抵抗であると言えます。

fig.12 [低誘電率系 MLCC の直流電圧印加特性例 (C0G 特性)]

Murata, GRM1885C1H122JA01 の SimSurfing より転載

充電時

　fig.8 において、V_out が Lowレベル (V_SS ≤ V_out ≤ V_OL) のときは、 JFET J1 のゲートのゲート漏れ電流と HCMOS IC U1 の入力へのバイアス電流も Q1 のコレクタ電流 I_c に比べて 十分小さいものとして無視すると、電流積分キャパシタ C1 の充電電流 I_in は I_c から D1 のリーク電流 I_a と D2 のリーク電流 I_k の差を減じたもの、

I_in = I_c - (I_a - I_k)

となります。このとき C1 の電圧 V_in は、jω = s とすると、

  … (9)

u(t) : 単位ステップ関数

となります。

充電は V_in が V_T+ から V_T- になるまでの続くので、 充電継続時間、即ち V_out が "L" である時間 T_PWL は、

  … (10)

と表され、V_T+ = 1.61 V, V_T- = 1.09 V, C₁ = 1.2 nF, I_c = 3.68 μA (@Rx:DUT = 1mΩ), I_a = 25.7 nA, I_k = 7.9 nA の場合、

T_PWL = ≈ (1.61 V - 1.09 V) × 1.2 nF / (3.68 μA - (25.7 nA - 7.9 nA)) ≈ 170 μs

となります。

放電時

　fig.8 において、V_out が highレベル (V_OH ≤ V_out ≤ V_dd) のときは JFET J1 のゲートが順方向にバイアスされて導通し、電流積分キャパシタ C1 を放電します。 HCMOS IC U1 の入力からのバイアス電流が D1 のリーク電流 I_a に比べて 十分小さいものとして無視すると、 電流積分キャパシタ C1 の放電電流 I_indは JFET J1 の順方向ゲート電流 I_gf から Q1 のコレクタ電流 I_c と、D1 のリーク電流 I_a と D2 のリーク電流 I_k の差を減じたものとなります。 J1 の順方向ゲート電圧 を V_gf として、fig.17 より使用電流範囲でほぼ一定で V_gf ≈ V_f = 410 mV とみなすと、ヘルムホルツ–テブナンの定理 (Helmholtz–Thévenin theorem) により電流源と抵抗から 等価電圧源 V_d に変換して fig.14 のような等価回路で表されます。

fig.13 [JFET MMBFJ201 ゲート順方向特性（シミュレーション）]

fig.14 [放電時の等価回路]

V_f ≈ 410 mV
V_d = ( I_c - I_a + I_k ) R₄ + V_f ≈ ( 3.67 μA - 26 nA + 7.9 nA) × 56 kΩ + 410 mV
  ≈ 615 mV

fig.14 の等価回路のときの V_in は次の伝達関数により、

  … (11)

となります。

放電は V_in が V_T- から V_T+ になるまでの続くので、 放電継続時間、即ち V_out が "H" である時間 T_PWH は、

  … (12)

なので、

T_PWH ≈ -56 kΩ × 1.2 nF × ln((3 V - 0.615 V - 1.61 V) / (3 V - 0.615 V - 1.09 V)) ≈ 34.5 μs

となります。

発振周波数

　発振周波数 f_osc = 1 / (T_PWH + T_PWL) なので、 前述の充放電の条件の場合、

f_osc ≈ 1 / (311μs + 63.3μs) ≈ 2.67 kHz

となります。

　T_pwl は I_in の関数なので、 発振周波数 f_osc は電流 I_in により制御されることになり、 電流制御発振器の出来上がりとなります。 I_in = I_c - I_a, I_c = α_F I_e で、 I_e は fig.6 のように R_e の関数で、これは fig.8 における Rx:DUT に相当するため、 DUTの抵抗値あるいは DUTに流れる電流により発振周波数が変化することがわかります。

　発振周波数はまた、もちろん積分キャパシタの容量の関数で、容量に反比例します。 これまでの説明では C1 の容量を 1.2 nF としてきましたが、音の高さは人の好みもありますので、 C1 と 調整用の C2 を合わせた容量が概ね 1.0nF 〜 2.7nF の範囲で変更して好みの音程に合わせて差し支えありません。

　導通チェッカとしての用途では発振周波数の精度は問われないのであまり問題にはなりませんが、 電源電圧 V_dd や温度が変わると V_H, V_T+, V_T- も変わるため発振周波数も変化します。 温度が変わると J1 の V_f も変わるのでこれもまた発振周波数の変動要因になります。

7. 抵抗以外の DUT

DUT が短絡の場合

　fig.15 は fig.8 の電流制御発振器の Rx:DUT = 1m Ω のときの弛張発振のシミュレーション波形です。
T_PWL は t₁ - t₀ に、T_PWH は t₂ - t₁に相当します。

fig.15 [弛張発振シミュレーション]

　概略計算の T_PWL ≈ 170 μs, T_PWH ≈ 34.5 μs に対して、 シミュレーションではそれぞれ、約 168 μs, 約 34.6 μs となっておよそ計算通りの結果となっています。 若干の違いは、V_T+, V_T-, I_c, I_a のずれや、V_f の近似などに起因します。

　fig.15中、Vk にスパイク電圧が発生して I_c1 にスパイク電流が流れているのが見て取れますが、 これは、一つには、fig.8 中 J1 の接合容量 C_j と寄生容量 C_p に充電された電荷が R4 を介して C1 に再分配されることにより生じています。 もうひとつは、J1 が逆バイアスになった後も、 接合中の少数キャリアが消失するまでの逆回復時間 (reverse recovery time) t_rr の間は逆方向電流が流れるからです。 C_j ≪ C₁ 及び、 t_rr ≪ T_PWH の場合には通常無視できますが、 これらもまた概略計算に含まれていないためシミレーションとの違いの原因の一つとなります。

DUT がキャパシタの場合

　DUT がキャパシタ C_e の場合、I_e1 が C_e によって積分された電圧 V_e1 が (5)式の V_be2 - V_be1 になるので、時間 t = t₀ のとき V_e1 = 0 として、

  … (13)

となって、I_e1 は容量 C_e に比例し、時間 t に反比例して減少することになります。 また V_e1 は容量によらずサーマル・ボルテージ V_T に比例、即ち絶対温度に比例し、 時間に対して対数的に増加していきます。

fig.16 [DUT がキャパシタの場合の発振波形シミュレーション]

　fig.16 を見ると、シミュレーションと計算式のグラフが一致しているのが見て取れます。 I_e1 が時間に反比例して減少ということは、後段の ICO を経て音に変換されたときには、 およそ倍の時間毎にオクターブ低い音に変わるということです。 その変わる早さは C_e が大きいほどゆっくりになります。

fig.17 [DUT がキャパシタの場合の測定電圧のミュレーション]

また、fig.17 の V_DUT のグラフのように、キャパシタの電圧 V_e1 は 25 °C において 10 秒後で約 188 mV, 1分後でも約 233mV にしかなりません。 このことは、DUT がタンタル電解コンデンサのような逆電圧に弱い有極性キャパシタにおいても、 DUT にダメージを与えること無く使用できることを意味します。

DUT がダイオードの順方向の場合

　次の Shockley のダイオード方程式 (14) によれば、 ダイオードの順方向電圧 V_f と順方向電流 I_f は

  … (14)

I_f : 順方向電流

I_s : 逆バイアス飽和電流

V_f : 順方向電圧

V_T : サーマルボルテージ

n : 理想係数（Ideality Factor）

と表されます。DUT がダイオードの順方向の場合、カレントミラー回路の (5) 式の V_be2 - V_be1 = V_f , I_e1 = I_f とし、 ダイオードの式の両辺の対数をとって整理すると、

  … (15)

となって、順方向電流はカレントミラーの式とダイオードの式の交点として求まり、

  … (16)

の関係となって V_T によらないのがわかります。

　いくつかのポピュラーな Si-ショットキーバリアダイオードと Si-接合ダイオードについて I_e2 = 3.68μA のときの I_f の例を次に示します。

fig.18 [DUT がダイオードの順方向の場合のエミッタ電流]

Model	Is	N	If
1N5819HW	1.91e-4	1.7	3.566e-6
RB400VA-50	3.4265e-7	1.0902	9.019e-7
HSMS-8101	4.6e-8	1.09	3.511e-7
MMBD301	2.947e-8	1.366	2.102e-7
MMBD770	9e-9	1.3714	1.085e-7
1SS193	2.807e-9	1.8469	3.315e-8

I_s, N は各社の SPICE モデルより抜粋したものです。I_f は計算値で実測値ではありません。

　このように、ダイオードの種類によって流れる電流が大きく異なります。 シリコンダイオードの N はほとんどの場合 1 から 2 の間ですので、 I_f は主に逆バイアス飽和電流 I_s に依存します。 導通チェッカとしては I_s が大きいものは I_f が大きくなるため高い音に聞こえ、 反対に I_s が小さいものの音は低く、 または間欠的なパルス音となるため、電源整流用、検波用、スイッチング用と言ったおよその区別がつくようになっています。

DUT が電圧源の場合

F0114A は、電源が切られている回路に対して使うことを目的とした インサーキット導通チェッカですので電圧を印加するのは基本的には良くありませんが、 許容入力電圧範囲内の ± 300mV 程度の微小な電圧に対しては使用可能です。

　fig.1 において、入力端子 T+ と T- 間の入力電圧 V_DUT が微小な正の電圧の場合、 (5)式より、電圧とサーマルボルテージの比の指数に反比例した入力電流 I_DUT が流れ、 V_DUT が約 18 mV増える毎に音程としては約１オクターブ下がることになります。

　一方、V_DUT が微小な負の電圧になった場合には、 R4–Q2 の C1 の放電能力 約 42 μA を超える電圧、式(5) より、 V_T ln (3.7 μA / 42 μA) ≈ -63 mV を超える負電圧に なった時点で ICO は発振を停止し、LED D2 が連続点灯状態となります。 その電圧を越えて負の電圧となった場合、U1A の内部保護ダイオードが導通しない -0.3 V程度の電圧までは R1 と R4 経由で -60 μA 程度の I_DUT が流れることになります。 このころから Q1B はカットオフしていて、Q1A のベースには固定バイアス的にベース電流 I_b1 = (V_cc - V_DUT - V_be1) / R₁ の電流が流れるようになります。例えば、 V_DUT が -0.3 V、V_be1 が25 °C 近辺かつ動作電流付近で約 0.57V とすると、

I_b1 ≈ (3.0 - (-0.3) - 0.57) V / 680 kΩ ≈ 4 μA

程度になっています。

　V_DUT が -1.0 V程度までは、Q1A のコレクタ–エミッタ間電圧 V_ce が低く Q1A は飽和領域にいるため、V_DUT の低下に伴って V_ce が増大して I_DUT は増加していきます。 このとき、U1A の内部の保護ダイオード（fig.9における M5）は導通し始めています。

　V_DUT が -1.0 Vを超えたあたりで Q1A の V_ce が大きくなって Q1A は能動領域に入り、 I_c1 = h_FE (V_cc - V_DUT - V_be1) と言えるようになります。 例えば、V_DUT が -6 V、V_cc が最大 3.3 V、 h_FE が最大 450、V_be1 が25 °C 近辺かつ動作電流付近で約 0.68 V、 R1 : 680 kΩ の誤差が -5 % とすると、

I_c1 ≤ 450 × (3.3 - (-6) - 0.68) V / (0.95 × 680 kΩ) ≈ 6 mA

の電流が U1A の内部の入力保護ダイオードに流れることになります。 U1A : 74HC14 の入力電流の絶対最大定格は ±20 mA ですので、 入力電圧が -6.0 Vで電源電圧が 3.3 V の場合でも絶対最大定格範囲内です。 保護回路を作動させた状態で使いつづけるのはもちろん望ましくありませんが、 メーカーの資料によれば、74HC シリーズの入力保護ダイオードは十分 20 mA に 耐える作りになっているとのことなので、絶対最大定格の 1/3 以下の 6 mA であれば十分許容範囲といえます。 外付け入力保護ダイオード D3 が使用されている場合には U1A の内部の入力保護素子に流れる電流は数 mA を超えることはありません。

fig.19 [入力電圧–入力電流の実測値 (D3 が未実装の場合)]

   ※但し、電流の向きは T+ から T- へ流れる向きを正とする

　-6 Vを越えて入力電圧が下がると、Q1B のベース・エミッタ間が降伏する可能性があります。 また、+6 Vを越えて入力電圧が上がると Q1A のベース・エミッタ間が降伏する可能性があります。 ベース・エミッタ間が降伏した場合、電流やエネルギーにもよりますが、 Q1のトランジスタの性能が劣化したり、あるいは恒久的な破壊に繋がります。

DUT が開放（オープン）の場合

　fig.1 において Q1A のエミッタ電流が流れないので、ICO が動作を停止するのが期待されますが、 Q1A の I_CBO (コレクタ遮断電流) や、Q2 のゲート漏れ電流、および U1A の入力漏れ電流によって C1 が充電されると、 長い時間で間欠的に動作することになります。 fig.1 では、この漏れ電流を補正するために、それらに比べて 逆方向漏れ電流の多い素子 D1 を設けて、充電電流よりも放電電流の方が多くなるようにして、 間欠動作を起こさないようにしてあります。 このことは、導通を検知できる最小コンダクタンス、あるいは最大抵抗値を制限することになるので、 必要十分にして最小限の漏れ電流の素子を選択します。 U1A の外付け入力保護ダイオード D3 が使用されている場合には、D1 はその漏れ電流も含んで補正できる素子とします。

　DUT が開放の場合でも T+ 端子の入力インピーダンスが高いため、 テストリードが接続されている場合には商用電源等からの静電結合によって T+ 端子に交流電圧が誘起され、 それが入力の正負の電圧特性の違いによって Q1 で検波されて ICO が動作する場合があります。 放送や無線機器からの電波による妨害を受けた場合にも、同様のことが起こり得ます。 これらの場合でも、U1A の入力は R12 と D1 および D3 によるクランプ回路で保護されていますし、 VHF 以上の周波数の電波に対しては、fig.1 中 R3, R12 及び C1 によって構成される低域通過フィルタによっても U1A の入力は保護されています。

安全上の理由により F0114A を商用電源やその漏れ電流の検知等に使用してはなりません。

8. 入力保護

　f0114A のプリント配線基板（以下、PCBと呼ぶ）や端子は筐体から絶縁されています。 外部につながるところはケースのサイドパネルに取り付けられている２つのターミナルで fig.1 における T+ と T- に接続されます。 PCB の外周と未使用部分の全面は回路の電位の基準であるグランド（以下 GNDと呼ぶ）になっていて、 T- は GNDに接続されています。 入力保護として一義的には T+ から直接入ってくる電気的ノイズに配慮すれば良いことになります。 ターミナルには一般的にはテスタープローブが接続されて人が手に持って使うことになります。 もちろん導通チェッカを使うような状況では静電気が起こりにくい環境であることが推奨されますが、 このような機器は特に ESD (Electric Static Discharge, 静電気の放電) に対する配慮が必要です。 ESD のエネルギーによる直接的な電子素子の故障や、ESD が引き金になって CMOS IC などに破局的なラッチアップ (latchup) が発生する恐れがあるからです。

保護素子

　F0114A の入力は今までに述べたように様々な DUTに対して非常に高いセンシティビティを特徴としていて、 この特徴は言い換えれば、入力にサージアブソーバ (surge absorber) やツェナーダイオードのような保護素子を設けると、 それ自体が検知対象となるということで、入力端子にシャント型の保護素子を設けることが困難です。

　T+ 端子 に ESD によるエネルギースパイク (energy spike) が発生した場合には、Q1A と Q1B のベース・エミッタ間の ブレークダウンがツェナーダイオードのように働いて、Q1A のコレクタ側への印加電圧をシャントし、 過大な電圧が U1A の入力へ伝わるの制限します。そのエネルギーの大半はブレークダウン電圧 (breakdown voltage) とシャント電流により 熱として消費されます。もちろん Q1 はサージアブソーバとして 作られているわけではありませんので、ブレークダウンにより h_FE の減少や リーク電流の増加を引き起こすことがありますし、エネルギーによっては恒久故障になることもあります。

　Q1 に加わるスパイクが急峻すぎるものになるのを抑えるトランジェント・サプレッサ (transient suppressor) として 低直流抵抗のチップフェライト R3 が Q1A のエミッタに直列に挿入されています。R2 は R3 の直流抵抗に よる影響を補正するために用意されている抵抗ですが、R3 の直流抵抗は 30 mΩ 程度でほぼ無視できる ため、R2 には直流抵抗が 20 mΩ 〜 50 mΩ のジャンパ抵抗を用いてます。

　Q1 によるシャントに直列な寄生インダクタンスのせいで瞬時にはスパイクを制限 出来ない場合には、Q1 の 5 ピンから 4 ピンまたは 6 ピンへ放電する可能性があります。 T+, TP1, R3, Q1A-5 の部分は漏れ電流に敏感な箇所であるため、基本的には GND とのギャップを 約 1.2mmと広くとってあり、Q1 の 5 – 6 ピン間、5 – 4 ピン間のギャップ だけが約 0.2 mm と狭くなっているからです。

fig.20 [トランジスタのパッケージ SOT363]

　ESD により Q1 の 5 ピンから 4 ピンへ放電した場合には、 R2 を介して GNDへと放電されるため特に問題はありません。 Q1 の 5 ピンから 6 ピンに放電した場合には、 直列の抵抗 R12 と 電源に接続された C1 がローパスフィルタとして働いて電圧の立ち上がりを制限します。 その電圧が正の場合には D1 を介して電源に接続されているキャパシタ C5 から R11 および R13 を介して電池へと放電されます。 その電圧が負の場合には、U1A 内部の保護抵抗及び保護ダイオードを介して GND へと放電されます。 保護ダイオード D3 が接続されている場合には主な放電経路は D3 となります。

　電子機器に ESD 試験は欠かせませんが、F0114A は微小レベルを扱う検知器であるため、 そのターミナル T+ は、 ESD の規格 IEC-61000-4-2 では ESD の警告をつけて試験適用外にする箇所かもしれません。

　fig.1 では Q1, R12, D1, D3 によって U1A の入力電流が制限されています。 また、万が一、ラッチアップを起こしたり、短絡モードで壊れた場合などに備えて電源には電流制限や ヒューズ等の保護素子を設けます。fig.1 では R13 が電源電流制限抵抗として使用されています。

9. 圧電サウンダ駆動回路

出力バッファ

　fig.1 において U1A による発振回路出力 NL とそれを U1F で反転した NH の差動信号を U1B と U1C および U1E と U1D を並列接続した反転バッファを介し C4 を経て圧電サウンダ PZ1 をフルブリッジで駆動する差動信号 PE+, PE- としています。

　圧電サウンダのインピーダンスは非線形で駆動電圧によって変動しますが、 カタログ値の 12 mA (30 V, @ 4 kHz)
からインピーダンス |Z | ≈ 2.5 kΩ で、 実測値でも |Z | ≈ 2.4 kΩ (2.5V, @4kHz) と程よく合っていて、 6 V での駆動電流は高々 2.5 mA 程度と推測されます。

fig.21 [圧電サウンダのインピーダンス特性]

fig.22 [圧電サウンダの簡易等価回路]

出力保護

　R5, R6 および R7, R8 は U1E, U1D および U1B, U1C の出力保護抵抗です。 これらの保護抵抗は並列接続される反転バッファに対しては、 出力変化の遅延時間の違いによる貫通電流に対して保護し、 差動出力においては、PZ1 の容量を充電する過渡電流の制限を行います。 また、出力保護抵抗は PZ1に不測の外力が加わったときに発生する電圧に対して U1 の各出力を保護する働きがあります。

　U1 : 74HC14 のデータシートに記載はありませんが、実測やシミュレーションによると、 V_dd = 3.3 V 時の負荷抵抗 50 Ω に対して I_OL < 20 mA, I_OH < 20 mA ですので、 1 差動ペア辺り 66 Ω の出力保護抵抗で最大出力電流 25 mA を越えず、 2 差動ペア合計の最大電源電流 50 mA を超えることは無いと考えられます。

　PZ1 に不測の外力が加わったときに発生するサージに対しては、 1 差動ペア辺り 66 Ω の出力保護抵抗と、 U1 : 74HC14 内部の出力クランプダイオードで U1 の出力は保護されます。 U1 の最大出力クランピング電流は 20mA で、そのときのクランプ電圧 V_clamp を約 0.5 V とすると、 20mA × 66 Ω + 2 * 0.5 V ≈ 2.3 V 程度までのサージに耐えることができます。

直流阻止キャパシタ

　fig.1 において発振動作を行っていない待機状態では Vdd 相当の電圧が印加され続けることになるため、 イオンマイグレーション (electrochemical migration) 防止のために、 直流阻止キャパシタ C4 と直流シャント抵抗 R9 が必要となります。 C4 は PZ1 のインピーダンスに対して、 可聴周波数下限で十数倍低いインピーダンスとなるように選びます。 PZ1 は電気的に低域ではほぼキャパシタの様に見えますので、 PZ1 の低域での容量に対して C4 の実効容量が十数倍となるように選んでいます。 R9 は PZ1 の駆動時に大きな損失とならないように PZ1の 4 kHz 駆動時のインピーダンスに対して十倍以上としています。

　音声信号などの直流素子キャパシタなど、アナログ信号経路に入るキャパシタには通常、 電圧による歪の少ない C0G 特性のセラミックキャパシタや固体タンタル電解コンデンサ、 あるいはアルミ電解コンデンサが用いられます。

　しかしながら、ピエゾサウンダのような、その名の通りそれ自体に圧電効果があって、 そもそも酷く歪む素子用の直流阻止キャパシタには、 それよりはましな X5R や X6S 特性のような高誘電率系の MLCC (Multi-Layer Ceramic Capacitor, 積層セラミックキャパシタ) で十分です。 fig.1 における C4 には直流印加特性がそれほど酷くなくて物理的にも丈夫な 2012M サイズで厚みが 1.25 mm の MLCC で、 X5R | X6S | X7R 特性のものを用いています。 PZ1 によるサージ電圧の可能性から耐圧は 10 V 以上としています。 C4 の直流バイアス時の実効容量が最小 4 μF とすると PZ1 と R3 の 20 Hz における並列インピーダンスの約 95 kΩ に対して、 約 1.6 kΩ となって十分低くなっています。

fig.23 [高誘電率系 MLCC の直流電圧印加特性例 (X5R, X6S, X7R 特性)]

TDK, C2012X7R1A106M125AC : 10V, X7R, 2012M, ^t1.25
TDK, C2012X6S1C106M125AC : 16V, X6S, 2012M, ^t1.25
TDK, C2012X5R1V106M085AC : 35V, X5R, 2012M, ^t0.85
TDK, C1608X6S1A106M080AC : 10V, X6S, 1608M, ^t0.8

　MLCC の直流電圧印加特性はおよそ、 同じ温度特性ならサイズが大きいほうが良く、 同じサイズなら厚みが大きいほうが良く、 同じサイズと厚みならば温度特性の良いもののほうが良くなっています。 サイズが 2012M サイズを超えるものでは、基板のたわみにより物理的に破損しやすくなるため、 C4 はたわみ応力が少なくなる向きに実装しています。

10. LED 駆動回路

　fig.1 の回路において、U1A の出力が "H" レベルになって C1 の放電動作を行っている時に、 U1F の出力は "L" レベルになり、V_DD から LED D2 から R10 : 1 kΩ と接続端子 TP6, TP5 を経てパネルに取り付けられている LED : NL06 が点灯します。 PCB 上の D2 : #HSMA-A101 は単体実験用のため通常は未実装です。

　LED : NL06 に流れる電流は、U1F の "L" レベル出力電圧 V_OL = 0 V、V_DD = 3 V とすると、 25 °C 近辺において、NL06 の特性図 fig.24 (AlInGaP AMBER) より D2 の動作点はおよそ、1.85 V, 1.15mA と求められます。

fig.24 [LED 順方向電圧–電流特性例]

Avago, NL06 のデータシートより転載

もし LED の SPICE モデルが得られる場合には、ここで R_s をダイオードの直列内部抵抗、 R_OL を U1F のローレベル出力抵抗、 R₁₀ を R10 の抵抗値、V_DD を VDD の電圧とすると、 R = R₁₀ + R_s + R_OL、 V_in = V_DD として、 V_f は次の式より計算できて I_f = V_f / R となります。

  … (17)

  … (2)
  … (18)

Eg : energy gap 1.11 [eV]
k : Boltzmann constant 1.380649 × 10^-23 [J K^-1]
q : elementary charge 1.602176634 × 10^-19 [C]
n : emission coefficient
T₀ : Nominal temperature in Kelvin. 273.15 + 27 [K]
T₁ : Junction temperature in Kelvin. 273.15 + T_j [K]
X_TI : Saturation current temperature exponent. Usually equal to 3 for junction diodes, 2 for Schottky barrier diodes.

11. 電源（電池）

F0114A の回路は電源（電池）の逆接続に対する保護は限定的です。 電池は＋−を逆に入れてはなりません。

消費電流

F0114A 消費電流 (V_dd = 3.2V, T_a = 25°C)

待機時 (typ) : 4 μA

鳴動時 (typ) : 1.6 mA

電源供給

保護

　F0114A は被測定デバイス DUT および商用電源からの電気的絶縁のために電池動作となっています。 fig.1 において、BH1 はコイン型リチウム電池 CR2032 オプション用の基板上のバッテリホルダです。 BH1 を使用しない場合には、BT+, BT- に単４電池２本用のバッテリホルダが接続されます。 電源の逆接続に対する回路保護は限定的であるため、バッテリホルダにおいて逆向きに電池の挿入が出来ないように 物理的に制限されるべきです。 R13 は電源（電池）の尖頭電流を制限するための保護抵抗です。 万が一 U1 がラッチアップや C3 等が短絡故障を起こした場合、 あるいは電池が逆接続されて D1, D3 あるいは U1 が導通した場合には R13 の焼損覚悟で電池が短絡とならないようにします。

　F0114A は該当しませんが、扱う電力が大きな場合やリチウムイオン電池のような高出力が可能な電池の場合には、 必ず電力ヒューズやリセッタブルヒューズ (PPTC : Polymeric Positive Temperature Coefficient device, ポリヒューズ、ポリスイッチ) を用います。

デカップリング

　ある回路部分が他の部分に与える影響を低減することをデカップリング (decoupling) と言い、 特に電源系でその用途に用いられるキャパシタのことをデカップリングキャパシタと呼びます。 俗にパスコン (bypass capacitor) とも呼ばれることがありますが、 パスコンは（直流に重畳した）交流の経路に使用するキャパシタのことなので多少意味合いが異なります。 デカップリングキャパシタは、電源に直列に入れる抵抗や、 損失分のあるチップフェライト等のチョーク (Choke) 素子や配線と併せて用います。

　fig.1 において、R13 はまた、C3, C5 と併せて電源電流を平滑し、また鳴動時の電源の配線及び電池からの不要輻射を低減します。 C3 は、積分キャパシタ C1 の放電時とその直後のパルス的負荷電流を供給するのが主目的のデカップリングキャパシタで、 C5 は、信号入力部の高周波的バイパスが主目的のキャパシタです。 負荷による電源電圧の変動 ΔV_DD は、積分キャパシタ C1 の放電時の電荷とピエゾサウンダの電荷を C3, C5 に再分配したときの 電圧変動と LED D2 の電流と ピエゾサウンダの直流分による電流がほとんどですので、 V_OD = 2 (V_OH - V_OL) ≈ 6 V, C_DCP = C₃ + C₄ ≈ 6.6 μF として、

ΔV_DD = (V_H C₁ + V_OD C_PZ1) / C_DCP + (I_R10 + V_OD / R_PZ1) R₁₃
  ≈ (0.5 V × 1.1 nF + 6 V × 20 nF) / 8.8 μF + (1.15 mA + 6 V / 5 kΩ) × 10 Ω
  ≈ 18.2mV + 23.5mV ≈ 42 mV

程度の変動が見込まれます。 回路の安定動作や不要輻射の低減のため、このデカップリングキャパシタは、電源に直列のインピーダンスと併せて、 ある回路部分の電源電圧の変動が電源電圧の ± 2 % 以内に収まること目安として決定しています。

fig.25 [電源電流波形測定例] (Vbat = 3.16 V, C1 = 1.1 nF, C3 = 15 μF, R13 = 10 Ω, Ta = 25 °C)

BW : 100 MHz, 250 MSa/s, Averaging : 32
Ch1 : Supply current, 10 mV/mA (i.e. R13 : 10.0 Ω), Ch2 : Output voltage at R7 and R8

電源用大容量 MLCC (Multi-Layer Ceramic Capacitor, 積層セラミックキャパシタ)

　fig.1 中の C3 のように電源のデカップリングに多用される高誘電率系 （BaTiO₃系, EIA Class II X5R や X7R 特性等) の MLCC は、 印加される直流電圧により容量が減少しますので、それを見込んで設計する必要があります。 高誘電率系の MLCC では許容差以外に、温度とエージングで -50 %、 直流電圧の印加では場合によっては -90% といった容量の減少があり得ます。

fig.1 中 C3 の例では、公称容量の 22 μF (10V, X5R, 1608M) も 3.0 V 印加時では 9.0 μF に低下しています。

fig.26 [容量 – 直流電圧特性 (22 μF, 10 V, X5R, 1608M)]

Murata, GRM188R61A226ME15D の SimSurfing より転載

fig.27 [容量 – 温度特性 (22 μF, 10 V, X5R, 1608M)]

Murata, GRM188R61A226ME15D の SimSurfing より転載

　高誘電率系の MLCC の絶縁抵抗は一般に低誘電率系の MLCC よりも低いため、 低消費電流回路の電源のデカップリング用に用いる場合には、 MLCC の漏れ電流を確認しておく必要があります。 fig.1 に於いて、C3 : 22u/R に採用している MLCC は GRM188R61A226ME15D (Murata) ですが、 その仕様によると、

GRM188R61A226ME15
■ Specifications and Test Method
  5   Insulation Resistance (I.R.)   More than 50 Ω·F

となっています。50 ΩF / 22 μF ≈ 2.7 MΩ で、電源電圧が 3V のときには最大 1.32 μA の漏れ電流があるということになります。

　また、EIA Class II の MLCC はエージングにより容量が減少していきますので、 20 %程度の容量の減少を見込んでおく必要があります。

電池寿命

　F0114A は低消費電流で長期間に渡って電池交換が不要であるため、 使用する電池には自己放電が小さく液漏れを起こしにくい 「10年保存可能」のように長期間の保存を謳った電池や、 低自己放電形のニッケル水素電池が推奨されます。

単４形アルカリ乾電池 (LR03) を２本使用した場合

　終止電圧を 1.1 Vとして 低電流動作時の電池容量は参考グラフより20 °C 近辺で約 1000 mAh と読み取れます。 アルカリ電池の自己放電を仮に 5 年で 2 割減とすると電流換算で 5 μA 程度となります。

fig.28 [単４形アルカリ乾電池 (LR03) 定電流放電特性]

Maxell, LR03 のデータシートより転載

　F0114A の 待機電流は約 4 μA なので電池の自己放電と同程度と言えます。 最大待機日数は、1000 mAh / (5 + 4) μA / 24 h/day ≈ 4630 day (約 12.5 年) となります。 一方鳴動時の電流は約 1.6 mA で、一日に延べ 6 分間（0.1 h）使用した場合の使用可能日数は、 1000 mAh / (1.6 mA * 0.1 h + 5 μA * 24 h/day) ≈ 3570 day（約 9.7 年）となります。

単４形ニッケル水素電池 (BK4-MCC) を２本使用した場合

　低自己放電モデルの単４形ニッケル水素電池 (BK3-MCC) の場合、 終止電圧を 1.1 Vとして 低電流動作時の電池容量は参考グラフより 25 °C で約 750 mAH と読み取れます。 ニッケル水素電池の自己放電を仮に 5 年で 3 割減とすると電流換算で 5 μA 程度となります。

fig.29 [単４形ニッケル水素電池 (BK4-MCC) 定電流放電特性]

Panasonic, BK-4MCC-AE のデータシートより転載

　最大待機日数は、750 mAh / (5 + 4) μA / 24 h/day ≈ 3470 day (約 9.5 年)、 使用可能日数は、750 mAh / (1.6 mA * 0.1 h + 5 μ A * 24 h/day ) ≈ 2680 day (約 7.3 年) となります。

コイン型リチウムイオン乾電池 CR2032 を使用した場合

　終止電圧を 2.2 Vとして参考グラフより待機時の消費電流では 225 mAh 程度の電池容量となります。 鳴動時の消費電流の約 1.6 mA というのは CR2032 に対しては重い部類の負荷になるため、 連続放電時の電池容量は、20 °C 近辺でおよそ 180 mAh と減少します。 CR2032 の自己放電を仮に 1 年で 1 % 減とすると電流換算で 0.2 μA 程度となります。

fig.30 [コイン型リチウムイオン乾電池 CR2032 連続放電特性]

Maxell, CR2032 のデータシートより転載

fig.31 [コイン型リチウムイオン乾電池 CR2032 温度電圧特性]

Maxell, CR2032 のデータシートより転載

　最大待機日数は、225 mAh / (0.2 + 4) μA / 24 h/day ≈ 2230 day (約 6 年)、 使用可能日数は、180 mAh / (1.6 mA * 0.1 h + 0.2 μ A * 24 h/day ) ≈ 1090 day (約 3 年) となります。

12. プリント回路基板 (PCB, Printed circuit board)

プリント基板材料には、絶縁性能と強度の観点から FR-4.0 ガラス布基材エポキシ樹脂片面銅貼り積層板（厚さ 0.5 mm、銅箔厚さ 0.035 mm） を使用しています。片面レジスト付き鉛フリーはんだ (JIS Z 3282:2017 A30C5) レベラー処理となっています。 基板材料の絶縁性は十分ですが、漏れ電流に敏感な回路なので部品実装後に基板洗浄が必須です。

FR-4.0 (e.g. R1705 (Panasonic) 等) の絶縁性

体積抵抗率 : 10 TΩ (JIS C 6481, C-96/20/65+C-96/40/90)

表面抵抗 : 100 TΩ (JIS C 6481, C-96/20/65+C-96/40/90)

fig.32 [プリント回路基板]

　F0114A の PCB の設計ルール上の最小ギャップは 0.2 mm です。 0.2 mm のギャップは 180V のピーク電圧を分離できる距離となっています。

13. 仕様

絶対最大定格

動作温度	:	-10 ~ 60 [°C] (凍結や結露の無いこと)
保存温度	:	-10 ~ 80 [°C] (凍結や結露の無いこと)
電源電圧	:	-0.5 ~ +6.0 [V]
入力電圧	:	-6.0 ~ +6.0 [V]

推奨動作条件

動作温度	:	+5 ~ +35 [°C]
相対湿度	:	45 ~ 85 [%] (結露の無いこと)
電源電圧	:	+2.2 ~ +3.3[V]
入力電圧	:	-0.3 ~ +0.3 [V]

ブザー及び LED 表示

導通時	:	ブザー鳴動と共に LED 点灯（点滅）
非導通時	:	ブザー鳴動せず LED 消灯
負電圧印加時	:	ブザー鳴動せず LED 点灯

電源

単４形アルカリ電池（LR03) ×２本　または
単４形ニッケル水素電池 (HR-4UTG, BK-4MCC) ×２本　または
CR2032 コイン型リチウム電池 ×１枚 (BH1 オプション実装時)

14. 演習問題

問１： fig.1 の回路では、Q1 に NPN のペアトランジスタを用いていますが、これが２個の個別のトランジスタであった場合にはどのような問題が考えられますか。 本文中の式を参照して説明しなさい。

▼　回答例１

Q1 が２個の個別のトランジスタであった場合には、 I_es1 ≈ I_es2 とみなせず、 それぞれのトランジスタの温度も同一とはみなせないため、式 (4) から式 (6) のように簡略化出来なくなって、 (6') 式のようになり、I_e1 と I_e2 との関係が不明確になります。

  … (6')

エミッタの電位差 V_be1 - V_be1 = 0 のときにおいても、 Q1B のエミッタコレクタ電流に比べて Q1A のコレクタ電流が大きくなった場合には、 音の高さが高くなりすぎたり、発振回路の放電電流を超えた場合には負電圧印加時と同様に発振停止となるといった問題が考えられます。

問２：fig.33 の簡略化回路について、T+ 側をグランドとして Q1 に PNP のペアトランジスタ PMP5201Y を使うように変更した回路図を示しなさい。 また、実際の回路で Q1 に PNP のペアトランジスタを用いた場合にはどのような問題が考えられますか。

fig.33 [簡略化回路]

▼　回答例２

fig.33' [簡略化回路 (PNP 版)]

　C1 の放電時には J1 経由で放電するため、発振回路の動作のためには、 U1 の negative-going threshold V_T- は J1 の順方向電圧降下分より大きい必要があります。 U1 の V_T- は U1 の電源の低電位側に偏っているため、電源電圧が低下の影響を大きく受けます。 電源電圧が低下した場合には J1 経由での放電電流が減少し、 放電電流が Q1 のコレクタ電流よりも小さくなった場合にはＩＣＯは発振を停止することになります。 電源電圧の低下の影響を大きく受けるのと、動作可能な最低電圧が高くなるのという問題が考えられます。

　他には、プラス接地になるため、マイナス接地の一般的なロジック回路や片電源アナログ回路中で使用する場合に、 グランド同士を接続した場合には DUT を負電圧で試験することになったり プラスの残留電圧があった場合には大きめの測定電流が流れることや、 逆の場合には、センシティブな T- をグランドに接続することになり漏れ電流や静電誘導の影響を大きく受けるという問題が考えられます。 またNPN ペアトランジスタの PMP4201Y の V_BEO は 6 V ですが、 PNP ペアトランジスタ PMP5201Y の V_BEO は -5 V と 1 V 低く、 +5V 系の回路に対する安全性が低下するという問題が考えられます。

15. Appendix 1

▼　部品の特性と定格（抜粋）

漏れ電流

fig.34 [JFET MMBFJ201 ゲート漏れ電流]

fig.35 [SiSBD MMBD301 逆方向漏れ電流]

fig.36 [SiSBD MMBD701 逆方向漏れ電流]

fig.37 [SiBJT PMP4201Y コレクタ‐ベースカットオフ電流]

fig.38 [SiBJT PMP4201Y コレクタ電流–コレクタ電圧特性]

接合容量

fig.39 [接合型電界効果トランジスタ MMBFJ201 接合容量]

順方向特性

fig.40 [SiSBD MMBD701 順方向特性]

fig.41 [74HC14 絶対最大定格]

Nexperia, 74HC14 データシートより転載

fig.42 [PMP4201 絶対最大定格]

Nexperia, PMP4201 データシートより転載

fig.43 [PMP5201 絶対最大定格]

Nexperia, PMP5201 データシートより転載

16. Appendix 2

▼　対数と指数の公式とラプラス変換表

ラプラス変換表 (wikipedia ラプラス変換 より抜粋 )

Web site

電子回路設計技術者育成講座 (1) F0114A - 音で判る導通チェッカ
  http://www.finetune.co.jp/~lyuka/technote/f0114a/

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